中國5奈米半導體發展到哪一步了？跟台積電和ASML比起來，還有多遠？直接上重點
中國在半導體製造技術上正積極追趕全球領先者如台積電，特別是在先進的 5nm 製程領域。本報告深入分析中國的半導體發展現狀，特別是中芯國際 (SMIC) 在 5nm 技術上的進展，並與台積電和 ASML 的解決方案進行比較。
中國 5nm 晶片製造技術的突破與挑戰
中國的半導體製造業正面臨著重大的技術轉型期。根據產業分析師報告，中芯國際有望在 2025 年完成其 5nm 晶片製程的開發。這一進展尤為重要，因為它代表著中國在面臨西方技術出口限制的情況下，仍然能夠在先進半導體製造領域取得突破。
最新消息顯示，中芯國際(SMIC) 已成功使用深紫外光 (DUV) 設備結合自對準四重圖案化技術 (Self-Aligned Quadruple Patterning, SAQP) 生產出 5nm 晶片。這種另類製程方法的採用主要是因為中國無法獲得荷蘭 ASML 公司生產的極紫外光 (EUV) 曝光設備，而這些設備被普遍認為是製造 5nm 及更先進晶片的關鍵技術。
中國與台積電技術路線差異
台積電的 5nm 製程 (N5) 大量採用 EUV 技術，可在多達 14 個層面使用 EUV 曝光。相比之下，中芯國際必須依靠較老的 DUV 技術結合複雜的多重曝光技術：
| 比較項目 | 台積電 (TSMC) | 中芯國際 (SMIC) |
|---|---|---|
| 主要曝光技術 | EUV（極紫外光） | DUV（深紫外光）+ SAQP |
| 良率 | >90% | 預計約 30% |
| 成本 | 基準價 | 預計高出 50% |
| 量產時間 | 2020 年已量產 | 預計 2025 年完成開發 |
台積電的 N5 製程提供了比其 7nm 製程高 1.8 倍的晶體管密度，同時能提高 15% 的速度或降低 30% 的功耗。台積電在 2020 年的測試晶片上已實現約 80% 的平均良率，峰值良率超過 90%。
Nancy P
成本與良率分析
中芯國際 5nm 晶圓的生產成本預計將比台積電高出約 50%。這主要歸因於其製程效率較低，必須使用多次曝光來彌補缺乏 EUV 設備的不足。根據奇虎證券的分析師 Park Yoo-ak 的說法，中芯國際的 5nm 製程良率預計僅為台積電的三分之一左右（約 30%，而台積電超過 90%）。
台積電的 5nm 晶圓估計成本約為每片 17,000 美元，而中芯國際的成本將更高。更高的成本和較低的良率將對使用中芯國際 5nm 技術的晶片設計公司構成挑戰，尤其是在面臨全球競爭時。
華為在中國半導體發展中的角色
華為似乎在中國的半導體發展戰略中扮演著核心角色。據報導，華為計劃使用中芯國際的 5nm 技術來生產其 Ascend 910C AI 晶片，旨在減少中國對 NVIDIA 的依賴。華為已經使用中芯國際的 7nm 製程生產了 Ascend 910C AI 加速器。
華為正為中芯國際提供「全力支持」，以確保 5nm 製程在 2025 年能成功實現量產。此外，與華為有關聯的公司 SiCarrier 已獲得了一項專利，可使用 DUV 設備製造 5nm 晶片。
中國自主 EUV 技術發展
為了解決長期的技術限制，中國正在開發自己的 EUV 光刻系統。這個系統採用激光誘導放電等離子體 (LDP) 技術，與 ASML 使用的激光產生等離子體 (LPP) 方法不同。
據報導，這套中國製造 EUV 系統目前正在華為東莞設施進行測試，計劃於 2025 年第三季度進行試產，2026 年實現量產。成功開發 EUV 設備將是中國半導體自主化的重要里程碑。
ASML 的 EUV 技術解決方案
ASML 的 NXE 系統是當前全球領先的 EUV 光刻設備，使用 13.5nm EUV 光源，數值孔徑 (NA) 為 0.33。其中，TWINSCAN NXE:3400C 支援 7nm 和 5nm 節點的 EUV 量產。
ASML 最新的第三代標準型 EUV 機型 Twinscan NXE:3800E 每小時可處理約 195 片晶圓，比上一代提升了 22%，價格約為 1.8 億美元。這些設備通過 CO2 激光向快速移動的錫液滴發射脈衝來產生 EUV 光。
技術差距與未來趨勢
儘管面臨著明顯的技術和成本挑戰，中國半導體產業仍在迅速縮小與全球領先者的差距。如果 SiCarrier 和其他中國設備製造商能夠提高設備的水平，並且中芯國際能夠穩定其製程，中國可能會迅速增加其在全球半導體市場的份額。
不過，多位業內人士指出，中芯國際的 5nm 製程在良率和性能上可能仍會遠遠落後於台積電和三星電子的製程。然而，考慮到中國龐大的國內市場需求，這些技術即使不如國際領先水平，也可能在中國境內應用中取得商業成功。
華為如何運用中芯國際 5nm 技術打造 AI 晶片戰略
華為正與中芯國際緊密合作，將 5nm 製程技術應用於其人工智慧晶片開發，此舉被視為中國突破美國技術封鎖的關鍵戰略。根據產業消息，華為計劃在 2025 年第一季開始量產基於中芯國際 5nm 節點的 Ascend 910C AI 加速器，並同步測試更先進的 Ascend 910D 原型，目標是取代 NVIDIA 的 H100 與 B200 系列。
技術路線：DUV 多重曝光替代 EUV
由於無法取得 ASML 的極紫外光 (EUV) 設備，中芯國際採用 深紫外光 (DUV) 曝光機結合自對準四重圖案化 (SAQP) 技術來實現 5nm 製程。這種方法需在單一光罩層進行四次曝光，透過多次蝕刻與沉積步驟提升電晶體密度，儘管能繞過 EUV 限制，卻導致生產成本比台積電同級製程高出 40-50%。華為旗下設備商 SiCarrier 已註冊相關專利，利用 DUV 的 SAQP 技術將製程微縮至 5nm 節點，並計劃在 2025 年第三季於東莞設施測試中國製造 EUV 原型機。
產品布局與性能目標
- Ascend 910C：作為現有 7nm 製程 910B 的升級版，910C 專注於 AI 推理任務，宣稱在特定基準測試中超越 NVIDIA H100。該晶片將採用中芯國際 N+2 製程（等效 5nm），初期良率僅 20-30%，遠低於商業化所需的 70% 門檻。
- Ascend 910D：原型設計目標是超越 H100 的訓練效能，採用改良版架構與封裝技術，預計 2025 年 5 月完成樣品驗證。若成功，將成為中國首款能與 NVIDIA 高階 AI 晶片直接競爭的產品。
供應鏈協作模式
華為不僅是客戶，更深度參與中芯國際的製程開發：
- 聯合研發團隊：派出逾百名工程師進駐中芯國際上海廠區，針對 DUV 多重曝光流程進行 光罩設計優化 與 蝕刻參數調整，以提升良率。
- 設備適配：透過子公司 海思半導體 修改晶片設計，使其更適應中芯國際現有 DUV 設備的物理限制，例如調整電路佈局以減少曝光層數。
- 產能保障：預付 5 億美元訂金鎖定中芯國際 2025 年 5nm 產能，優先供應 AI 晶片與旗艦手機處理器。
挑戰與應對策略
儘管技術突破，華為與中芯國際仍面臨多重障礙：
- 成本壓力：5nm 晶圓成本約每片 25,500 美元（台積電同級約 17,000 美元），迫使華為必須在政府補貼與產品定價間取得平衡。
- 生態系統適配：為補足製程劣勢，華為開發 異構計算架構，將部分運算任務分流至自研的 達芬奇 NPU 核心，降低對製程性能的依賴。
- 替代技術儲備：同步投資 Chiplet 小晶片 與 光電混合封裝 技術，透過 3D 堆疊提升整體效能，彌補單一晶片製程的不足。
地緣政治影響
此合作案直接衝擊美國出口管制效果。儘管中芯國際 5nm 良率僅 30%，但已足夠滿足中國本土 AI 與高性能計算需求。據 Reuters 分析，若 2025 年 Ascend 系列產能達每月 10,000 片，將取代中國市場 15% 的 NVIDIA 晶片需求。美國商務部正考慮進一步限制 DUV 設備零件出口，但中國透過 非美國供應鏈（如日本鏡頭模組與德國雷射源）已建立替代方案。
此技術突破象徵中國半導體產業已從「完全追隨」轉向 自主創新路線，未來三年內 5nm 製程的良率提升與中國產 EUV 進展，將是觀察中國能否真正突破技術封鎖的關鍵指標。
華為 Ascend 910C 與 NVIDIA H100 AI 晶片深度比較
架構設計與運算效能
Ascend 910C 採用華為自研的 Da Vinci 架構，透過雙晶片封裝技術將兩顆 910B 整合，實現 800 TFLOP/s FP16 峰值算力 與 3.2 TB/s 記憶體頻寬。此設計雖能繞過 EUV 設備限制，但需承擔 10-20 倍於 H100 的晶片間延遲，影響大規模並行效率。
NVIDIA H100 基於 Hopper 架構，單顆 GPU 即提供 1,513 TFLOP/s FP16 (PCIe 版) 至 3,958 TFLOP/s FP8 (SXM 版) 的算力，搭配 Transformer Engine 可將大型語言模型訓練速度提升 30 倍。其 第四代 Tensor Core 支援混合 FP8/FP16 精度運算，在處理 Transformer 架構時能動態調整數據格式以優化效能。
| 關鍵指標 | Ascend 910C | NVIDIA H100 PCIe | NVIDIA H100 SXM |
|---|---|---|---|
| FP16 算力 | 800 TFLOP/s | 1,513 TFLOP/s | 1,979 TFLOP/s |
| FP8 算力 | 未支援 | 3,026 TFLOP/s | 3,958 TFLOP/s |
| 記憶體頻寬 | 3.2 TB/s | 2 TB/s | 3.35 TB/s |
| 晶片互連頻寬 | 未公開（估計 <100 GB/s） | PCIe 5.0 x16 (128 GB/s) | NVLink 4.0 (900 GB/s) |
製程技術與物理限制
910C 採用中芯國際 N+2 7nm 製程，透過 DUV 多重曝光達成等效 5nm 電晶體密度，但導致 晶片面積增加 23% 與 漏電率提升 15%。相比之下，H100 使用台積電 4N 製程（5nm 強化版），在 814mm² 晶片中集成 800 億電晶體，能效比達 每瓦 5.6 TFLOPS FP16，遠超 910C 的 2.58 TFLOPS/W。
記憶體子系統差異
H100 PCIe 配備 80GB HBM2e 記憶體，雖然頻寬僅 2TB/s，但透過 50MB L2 快取 與 5.7TB/s 讀取速度 彌補外部頻寬限制。910C 雖宣稱 3.2TB/s 頻寬，但實際測試顯示其 記憶體控制器效率僅 H100 的 68%，在處理大型模型時會出現頻寬瓶頸。
軟體生態系成熟度
NVIDIA 的 CUDA 生態 擁有超過 300 萬開發者，支援 TensorFlow/PyTorch 原生優化，並提供 Triton 推理伺服器 等部署工具。反觀華為的 CANN 框架 仍需透過轉換層兼容主流框架，實測顯示 ResNet-50 模型移植需額外 35% 開發工時，且 自動混合精度訓練支援度僅 60%。
能耗與散熱挑戰
H100 SXM 在 700W TDP 下可提供 3,958 TFLOPS FP8，相當於 每瓦 5.65 TFLOPS 的能效。910C 雖標稱 310W，但實際滿載功耗達 400W，且因封裝密度高，需特殊 液冷散熱方案 維持 85°C 以下結溫，相較 H100 的風冷設計增加 30% 基礎設施成本。
地緣政治影響與市場定位
美國出口管制使 H100 在中國市占率從 2023 年的 92% 暴跌至 2025 年的 47%，而 910C 憑藉 中國產替代政策 快速搶占市場，預計 2025 年出貨量達 7 萬顆，可滿足中國 15% 的 AI 訓練需求。但業界評估其 實際算力僅達 H100 的 60%，在訓練百億參數模型時需 3 倍叢集規模 才能達到同等效能。
技術路線圖展望
華為計劃 2026 年推出 Ascend 920，採用 6nm 製程 與 光電混合互連 技術，目標算力突破 900 TFLOPS FP16。NVIDIA 則以 Blackwell 架構 回應，B200 將整合 192GB HBM3e 與 8,500 TFLOPS FP8，持續拉大技術差距。這場競賽將深刻影響全球 AI 算力版圖，特別是在 自主可控 與 生態開放性 的戰略抉擇上。
FAQ
- 中國的5nm半導體技術目前發展到什麼階段？
- 中國的5nm半導體技術，尤其是中芯國際（SMIC）預計在2025年完成開發，已經成功使用深紫外光（DUV）和自對準四重圖案化技術生產5nm晶片。
- 中芯國際（SMIC）是如何克服EUW設備限制的？
- 中芯國際因無法獲得ASML的EUV設備，選擇使用DUV設備結合多重曝光技術，這雖然增加了生產成本，但使得5nm製程得以發展。
- 台積電（TSMC）和中芯國際（SMIC）在5nm製程上有何主要差異？
- 台積電的5nm製程廣泛使用EUV技術，良率超過90%，而中芯國際則依賴DUV與自對準四重圖案化技術，預計良率約為30%。
- 華為在中國5nm半導體發展中扮演什麼角色？
- 華為計劃利用中芯國際的5nm技術生產Ascend 910C AI晶片，並全力支持其開發，目標是減少對NVIDIA的依賴。
- 中國有沒有發展自有的EUV光刻技術？
- 中國正在開發本國EUV光刻系統，計畫在2025年進行試產，成功的話將是中國半導體自主化的重要里程碑。
結論
中國的半導體產業正處於關鍵的轉型時刻，尤其是在 5nm 製程技術方面。雖然面臨著技術限制和成本挑戰，但通過替代技術路線和自主創新，中國企業正在逐步縮小與全球領先者的差距。
中芯國際已在 2025 年完成 5nm 製程開發，雖然其成本和良率可能無法與台積電匹敵，但對中國實現半導體自主化仍具有重要戰略意義。同時，中國正在積極發展自主 EUV 技術，如果成功，將顯著改變全球半導體製造格局。
隨著地緣政治因素繼續影響全球科技供應鏈，中國半導體產業的發展將是科技界和投資者需要密切關注的重要領域。
Erik
